CoreELEC auf Ordroid N2+ wie UHS-I (SDR104) microSD Geschwindigkeit nutzen? Device Tree modifizieren?

vdr_rossi · 6. November 2023

Hallo,

bei mir läuft ein CoreELEC (VDRSternELEC) auf Odroid N2+ Hardware. Installiert auf eMMC.

Videodaten werden auf microSD abgelegt.

Jetzt fällt auf das der interne Kartenleser microSD nicht im UHS-I (SDR104) Mode angesprochen wird.

Gegentest mit einem nicht modifizierten CoreELEC ergibt das gleiche. Außerdem habe ich Hardkernel Ubuntu auf eMMC installiert - und siehe da UHS-I (SDR104) wird gesetzt.

CoreELEC scheint den microsd Kartenleser, aus Kompatibilitätsgründen, absichtlich zu bremsen. Einstellen soll sich das über Device Tree... hat jemand bereits Erfahrung damit gesammelt?

Wie lässt sich das setzen bzw. modifizieren?

Gruß

Rossi

Zabrimus · 6. November 2023

Zitat von vdr_rossi

Gegentest mit einem nicht modifizierten CoreELEC ergibt das gleiche. Außerdem habe ich Hardkernel Ubuntu auf eMMC installiert - und siehe da UHS-I (SDR104) wird gesetzt.

Wie kann ich denn feststellen, ob der Modus verfügbar ist? Dann kann ich mal schauen, ob das unter LE funktioniert. Ich hatte danach mal gesucht, wurde aber nicht richtig schlau.

Ich vermute entweder Kernel und/oder DeviceTree. Aber sobald klar ist, wie man das einschaltet, dann kann ich eine Integration versuchen.

vdr_rossi · 6. November 2023

Zitat von Zabrimus

Wie kann ich denn feststellen, ob der Modus verfügbar ist?

mit cat /sys/kernel/debug/sd/ios oder dmesg | grep SDXC

So soll es aussehen:

Code

# dmesg

sd: new ultra high speed SDR104 SDXC card at address 0001

# cat /sys/kernel/debug/sd/ios

clock:        200000000 Hz
actual clock:    199999997 Hz
vdd:        21 (3.3 ~ 3.4 V)
bus mode:    2 (push-pull)
chip select:    0 (don't care)
power mode:    2 (on)
bus width:    2 (4 bits)
timing spec:    6 (sd uhs SDR104)
signal voltage:    1 (1.80 V)
driver type:    0 (driver type B)

Alles anzeigen

so sieht es aus:

Code

# dmesg

sd: new high speed SDXC card at address 0001

# cat /sys/kernel/debug/sd/ios

clock:          50000000 Hz
actual clock:   50000000 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    2 (sd high-speed)
signal voltage: 0 (3.30 V)
driver type:    0 (driver type B)

Alles anzeigen

Quelle

Zabrimus · 7. November 2023

Ich habe die dtb patched und es wird tatsächlich "sd uhs SDR104" angezeigt. Allerdings ist das System sehr instabil, weil die Signalspannung nicht geändert werden kann (es gibt eine Fehlermeldung) und die Karte mit 3,3V statt 1,8V geröstet wird.

Irgendwas stimmt mit dem Patch noch nicht. Ich habe den Hardkernel/Ubuntu dtb als Basis genommen:

Diff

diff -ru8bBw a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts
--- a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts    2023-09-10 20:28:08.000000000 +0200
+++ b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts    2023-11-07 14:53:59.334882801 +0100
@@ -1338,22 +1338,33 @@
         caps2 = "MMC_CAP2_HS200", "MMC_CAP2_HS400";
         f_min = <400000>;
         f_max = <200000000>;
     };
 };
 
 &sd_emmc_b {
     status = "okay";
+    sd-uhs-sdr25;
+    sd-uhs-sdr50;
+    sd-uhs-sdr104;
+    max-frequency = <200000000>;
     sd {
         caps = "MMC_CAP_4_BIT_DATA",
+            "MMC_CAP_UHS_SDR25",
+            "MMC_CAP_UHS_SDR50",
+            "MMC_CAP_UHS_SDR104",
              "MMC_CAP_MMC_HIGHSPEED",
-             "MMC_CAP_SD_HIGHSPEED";
+            "MMC_CAP_SD_HIGHSPEED",
+            "MMC_CAP_ERASE",
+            "MMC_CAP_CMD23";
+        vol_switch = <&gpio_ao GPIOAO_9 GPIO_ACTIVE_HIGH>;
+        vol_switch_18 = <1>;
         f_min = <400000>;
-        f_max = <50000000>;
+        f_max = <200000000>;
     };
 };
 
 &sd_emmc_a {
     status = "okay";
     sdio {
         caps = "MMC_CAP_4_BIT_DATA",
              "MMC_CAP_MMC_HIGHSPEED",

Alles anzeigen

Jetzt muss ich mal schauen, was falsch sein könnte und dann wieder den Mut fassen, einen neuen Versuch zu starten.

Irgendwo gibt es einen Unterschied beim vol_switch zwischen Hardkernel/CoreELEC - denke ich.

dtbs sind spannend, aber irgendwie auch unheimlich.

beta · 7. November 2023

Zabrimus Auf welchem Rechner testest Du das? Der Odroid-N2+ hat doch einen S922X-Prozessor. Du editierst aber ein device tree für einen A311D, also z.B. Radxa Zero 2. Passt das dts-file zu Deinem Rechner oder sind die device trees zufällig identisch?

Zabrimus · 7. November 2023

Zitat von beta

Auf welchem Rechner testest Du das? Der Odroid-N2+ hat doch einen S922X-Prozessor. Du editierst aber ein device tree für einen A311D, also z.B. Radxa Zero 2. Passt das dts-file zu Deinem Rechner oder sind die device trees zufällig identisch?

Ja. Es ist ein Odroid-N2+. Ich habe die Includes nachverfolgt, bis ich auf die SD-Karte gestossen bin:

Code

g12b_s922x_odroid_n2plus.dts (#include "coreelec_g12b.dtsi")
coreelec_g12b.dtsi (#include "g12b_a311d_w400.dts")

und darin (g12b_a311d_w400.dts) dann das

&sd_emmc_b {
   // neue Version
}

Falls ich das jemals zum Laufen bekomme, dann will ich das explizit in das N2+ dts verschieben um keine negativen Effekte für andere Systeme zu erzeugen.

Ich sehe gerade, es gibt auch das "MMC_CAP_1_8V_DDR". Hmm.. Vielleicht wird damit die Signalspannung von 1,8V ermöglicht. Aber wo wäre das dann im Hardkernel-Kernel zu finden? Alles seltsam. Oder liegt das evt. an unterschiedlichen Treibern?

beta · 7. November 2023

Das erklärt es natürlich. Der Eintrag "MMC_CAP_1_8V_DDR" scheint für das eMMC zu sein.

Der A311D hat sowieso noch ein Problem mit der SD-Karte unter CoreElec. Ich habe das mit einem Radxa Zero 2 getestet und da funktioniert die SD-Karte so gut wie gar nicht (Schreib- und Lesefehler, auch bei einer neuen Karte).

Zabrimus · 8. November 2023

Ich habe mich bei den Werten an Hardkernel gehalten, aber wenn CoreELEC den normalen Treiber verwendet, dann wundert mich nicht mehr, das es nicht so richtig funktioniert.

Die Dokumentation ist da ziemlich erleuchtend. Ich werde erstmal versuchen herauszufinden, ob CE nicht doch einen eigenen Treiber hat und dann welche Werte vernünftig sind.

Zabrimus · 9. November 2023

So. Ich bin weiter. Ob es der große Wurf ist, weiß ich nicht. Zuerst einmal ein paar Daten:

SHDC (ohne Patch):

Code

Nov 09 10:22:04 odroid2 kernel: sd: new high speed SDHC card at address 59b4
Nov 09 10:22:04 odroid2 kernel: sd: clock 50000000, 4-bit-bus-width

odroid2:~ # cat /sys/kernel/debug/sd/ios
clock:          50000000 Hz
actual clock:   50000000 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    2 (sd high-speed)
signal voltage: 0 (3.30 V)
driver type:    0 (driver type B)

odroid2:~ # dd if=/dev/zero of=/var/media/STORAGE/SpeedTest bs=1M count=100
100+0 records in
100+0 records out
104857600 bytes (100.0MB) copied, 8,516218 seconds, 11.7MB/s

Alles anzeigen

SDXC (ohne Patch):

Code

Nov 09 10:25:20 odroid2 kernel: sd: new high speed SDXC card at address aaaa
Nov 09 10:25:20 odroid2 kernel: sd: clock 50000000, 4-bit-bus-width

odroid2:~ # cat /sys/kernel/debug/sd/ios
clock:          50000000 Hz
actual clock:   50000000 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    2 (sd high-speed)
signal voltage: 0 (3.30 V)
driver type:    0 (driver type B)

odroid2:~ # dd if=/dev/zero of=/var/media/STORAGE/SpeedTest bs=1M count=100
100+0 records in
100+0 records out
104857600 bytes (100.0MB) copied, 6,815423 seconds, 14.7MB/s

Alles anzeigen

SDHC (mit Patch):

Code

SDHC (mit Patch):

Nov 09 08:42:55 odroid2 kernel: sd: new ultra high speed SDR104 SDHC card at address 59b4
Nov 09 08:42:55 odroid2 kernel: sd: clock 99999999, 4-bit-bus-width

odroid2:~ # cat /sys/kernel/debug/sd/ios
clock:          100000000 Hz
actual clock:   99999999 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    6 (sd uhs SDR104)
signal voltage: 1 (1.80 V)
driver type:    0 (driver type B)

odroid2:~ # dd if=/dev/zero of=/var/media/STORAGE/SpeedTest bs=1M count=100
100+0 records in
100+0 records out
104857600 bytes (100.0MB) copied, 5,134044 seconds, 19.5MB/s

Alles anzeigen

SDXC (mit Patch):

Code

SDXC (mit Patch):
[  720.526625@4]- sd: new ultra high speed SDR104 SDXC card at address aaaa
[  720.526627@4]- sd: clock 99999999, 4-bit-bus-width

odroid2:~ # cat /sys/kernel/debug/sd/ios
clock:          100000000 Hz
actual clock:   99999999 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    6 (sd uhs SDR104)
signal voltage: 1 (1.80 V)
driver type:    0 (driver type B)

odroid2:~ # dd if=/dev/zero of=/var/media/STORAGE/SpeedTest bs=1M count=100
100+0 records in
100+0 records out
104857600 bytes (100.0MB) copied, 4,498080 seconds, 22.2MB/s

Alles anzeigen

Ich habe keine anderen SD-Karten zur Verfügung und habe nur die Schreibgeschwindigkeit getestet, die für beide SDs schon zugenommen hat. Ich muss den Patch noch an die richtige Stelle bugsieren und nochmal testen. Meine Frage wäre, ob ich das schon einchecken soll oder ob jemand unabhängiges vorher Tests machen will? Ich bin mir da unsicher.

@vdr_rossi Kompilierst du selber oder nutzt die fertigen Packages?

Edit:

Die SD sind auf auf dem PC 3-4 mal schneller, wobei ich nicht weiß ob da Puffer eine Rolle spielen.

Der Patch sieht aktuell so aus:

Diff

diff -ru8bBw a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts
--- a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts   2023-09-10 20:28:08.000000000 +0200
+++ b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts   2023-11-09 07:58:47.425538362 +0100
@@ -1338,22 +1338,36 @@
       caps2 = "MMC_CAP2_HS200", "MMC_CAP2_HS400";
       f_min = <400000>;
       f_max = <200000000>;
    };
 };
 
 &sd_emmc_b {
    status = "okay";
+   bus-width = <4>;
+   cap-sd-highspeed;
+   sd-uhs-sdr25;
+   sd-uhs-sdr50;
+   sd-uhs-sdr104;
+
    sd {
       caps = "MMC_CAP_4_BIT_DATA",
+         "MMC_CAP_UHS_SDR25",
+         "MMC_CAP_UHS_SDR50",
+         "MMC_CAP_UHS_SDR104",
           "MMC_CAP_MMC_HIGHSPEED",
-          "MMC_CAP_SD_HIGHSPEED";
+         "MMC_CAP_SD_HIGHSPEED",
+         "MMC_CAP_ERASE",
+         "MMC_CAP_1_8V_DDR",
+         "MMC_CAP_CMD23";
+      vol_switch = <&gpio_ao GPIOAO_9 GPIO_ACTIVE_HIGH>;
+      vol_switch_18 = <1>;
       f_min = <400000>;
-      f_max = <50000000>;
+      f_max = <100000000>;
    };
 };
 
 &sd_emmc_a {
    status = "okay";
    sdio {
       caps = "MMC_CAP_4_BIT_DATA",
           "MMC_CAP_MMC_HIGHSPEED",

Alles anzeigen

Mit "f_max = <200000000>;" sind gar keine Karten erkannt worden. Vielleicht gibt es noch Zwischenwerte, die funktionieren könnten.

vdr_rossi · 9. November 2023

Wow!

Zitat von Zabrimus

So. Ich bin weiter. Ob es der große Wurf ist, weiß ich nicht. Zuerst einmal ein paar Daten:
...
@vdr_rossi Kompilierst du selber oder nutzt die fertigen Packages?

Die Praxis wird zeigen ob es ein großer Wurf war

Teste mit einer SanDisk Extreme Pro A2 (SDSQXCD-1T00-GN6MA) SDXC welche 200MB lesen und 140MB schreiben können soll.

Ja, ich kompiliere selber und schaue mir das heute Abend auf meiner Ubuntu vm direkt an. Benötige allerdings eine rudimentäre Anleitung, wo und wie ich das einbaue.

Zabrimus · 9. November 2023

Zitat von vdr_rossi

Ja, ich kompiliere selber und schaue mir das heute Abend auf meiner Ubuntu vm direkt an. Benötige allerdings eine rudimentäre Anleitung, wo und wie ich das einbaue.

Das ist ganz einfach

Den angehängten Patch in das Verzeichnis

package_patches/CoreELEC/projects/Amlogic-ce/packages/linux/patches

kopieren (Endung .patch) und dann neu bauen.

Die dtb wird neu erstellt und alles paketiert.

Sobald sicher ist, daß es funktioniert und/oder keine schädlichen Nebenwirkungen hat, werde ich den Patch direkt in das N2+-dts verlagern und committen.

Bei den Frequenzen habe ich den Eindruck, daß die automatische Regulierung (Justierung) nach unten nicht richtig funktioniert. Weil der Treiber immer nur bei 200000000 stehen zu bleiben scheint.

Ich werde mal schauen, ob ich da ein paar Debug-Ausgaben erzeugen kann. Ich meine in der (Hard-)Kernel Variante irgendwas dazu gelesen zu haben, als ich die beiden Versionen verglichen habe. Aber das ist nur aus dem Bauch raus...

hardkernel-odroid-n2-sdr104.patch.txt

vdr_rossi · 9. November 2023

Build ist mit Patch durchgelaufen.

Diff

rossi@ubuntu:~/VDRSternELEC/package_patches/CoreELEC/projects/Amlogic-ce/packages/linux/patches$ ls -l
total 20
-rw-rw-r-- 1 rossi rossi 1562 Oct 31 18:36 add_blueled_dtb.patch
-rw-rw-r-- 1 rossi rossi  817 Oct 31 18:36 add_meson_vrtc_dtb.patch
-rw-rw-r-- 1 rossi rossi 6077 Oct 31 18:36 add_rtc_meson_vrtc_driver.patch
-rw-rw-r-- 1 rossi rossi 1072 Nov  9 16:29 hardkernel-odroid-n2-sdr104.patch
rossi@ubuntu:~/VDRSternELEC/package_patches/CoreELEC/projects/Amlogic-ce/packages/linux/patches$ cat hardkernel-odroid-n2-sdr104.patch
diff -ru8bBw a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts
--- a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts   2023-09-10 20:28:08.000000000 +0200
+++ b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts   2023-11-09 07:58:47.425538362 +0100
@@ -1338,22 +1338,36 @@
                caps2 = "MMC_CAP2_HS200", "MMC_CAP2_HS400";
                f_min = <400000>;
                f_max = <200000000>;
        };
 };

 &sd_emmc_b {
        status = "okay";
+       bus-width = <4>;
+       cap-sd-highspeed;
+       sd-uhs-sdr25;
+       sd-uhs-sdr50;
+       sd-uhs-sdr104;
+
        sd {
                caps = "MMC_CAP_4_BIT_DATA",
+                       "MMC_CAP_UHS_SDR25",
+                       "MMC_CAP_UHS_SDR50",
+                       "MMC_CAP_UHS_SDR104",
                         "MMC_CAP_MMC_HIGHSPEED",
-                        "MMC_CAP_SD_HIGHSPEED";
+                       "MMC_CAP_SD_HIGHSPEED",
+                       "MMC_CAP_ERASE",
+                       "MMC_CAP_1_8V_DDR",
+                       "MMC_CAP_CMD23";
+               vol_switch = <&gpio_ao GPIOAO_9 GPIO_ACTIVE_HIGH>;
+               vol_switch_18 = <1>;
                f_min = <400000>;
-               f_max = <50000000>;
+               f_max = <100000000>;
        };
 };

 &sd_emmc_a {
        status = "okay";
        sdio {
                caps = "MMC_CAP_4_BIT_DATA",
                         "MMC_CAP_MMC_HIGHSPEED",
rossi@ubuntu:~/VDRSternELEC/package_patches/CoreELEC/projects/Amlogic-ce/packages/linux/patches$

Alles anzeigen

Der ganze Build Vorgang war schnell durch...

Habe das Image auf eine separate eMMC geflashed. Boot funktioniert, Setup usw. läuft.

Aber offenbar hat er den Patch nicht angewendet.

Code

vdr1ersatz:~ # cat /sys/kernel/debug/sd/ios
clock:          50000000 Hz
actual clock:   50000000 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    2 (sd high-speed)
signal voltage: 0 (3.30 V)
driver type:    0 (driver type B)

Alles anzeigen

Komisch....

Hatte vor dem Build noch git pull ausgeführt. Dann

./build.sh -config CoreELEC-20-ng -extra dynamite,channellogos -addon dvb-latest,dvb-tools,network-tools,system-tools

Wie erreiche ich das er nicht nur in Teilen baut, sondern alles komplett neu baut?

rell · 9. November 2023

Sobald ein Paket Änderungen an der package.mk oder im Patch-Verzeichnis hat, sollte es neu gebaut werden.

Du kannst aber mit ./clean-package.sh linux das Löschen des linux Pakets erzwingen und danach mit

./build.sh -config CoreELEC-20-ng -package linux einzeln bauen.

Du solltest dann im Log sehen, ob der Patch angewandt wurde.

Danach baust du ein Image wie gewohnt.

Im Verzeichnis CoreELEC/build..../build/linux findest du die Quellen nach dem Patchen. Da kannst du mal nach der gepatchten Datei suchen...

Ansonsten wird alles komplett neu gebaut, wenn du CoreELEC/build.... löscht, aber dann dauerts. Das brauchst du evtl. nur, wenn sich die toolchain geändert hat.

vdr_rossi · 9. November 2023

Ok, habe es umgesetzt. Aber auch beim zweiten Versuch wird der Patch nicht angewendet:

Code

vdr1ersatz2:~ # cat /sys/kernel/debug/sd/ios
clock:          50000000 Hz
actual clock:   50000000 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    2 (sd high-speed)
signal voltage: 0 (3.30 V)
driver type:    0 (driver type B)

Alles anzeigen

Finden unterCoreELEC/build..../build/linux... keinen Patch?

Morgen probiere ich tiefer einzusteigen....

Zabrimus · 10. November 2023

Ich kann keinen Fehler sehen. Durch die ganzen Tests und Versuche, habe ich das permanent so gemacht.

Die package_patches werden in der Build-Info am Start leider nicht ausgegeben.

Für doch mal bitte folgendes aus:

Code

./build.sh -config CoreELEC-20-ng -patchonly

Dann sollte der Patch in das richtige Verzeichnis kopiert werden:

Code

ls CoreELEC/projects/Amlogic-ce/packages/linux/patches/hardkernel-odroid-n2-sdr104.patch

Und nach einem normalen Build als finalen Check die Datei lesen:

Code

cat CoreELEC/build.CoreELEC-Amlogic-ng.arm-20/build/linux-ab03043a776354e02be86d06007751f652680c00/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts

Darin müsste sich der neue Eintrag

Code

&sd_emmc_b {
        status = "okay";
        bus-width = <4>;
        cap-sd-highspeed;
        sd-uhs-sdr25;
        sd-uhs-sdr50;
        sd-uhs-sdr104;

        sd {
                caps = "MMC_CAP_4_BIT_DATA",
                        "MMC_CAP_UHS_SDR25",
                        "MMC_CAP_UHS_SDR50",
                        "MMC_CAP_UHS_SDR104",
                         "MMC_CAP_MMC_HIGHSPEED",
                        "MMC_CAP_SD_HIGHSPEED",
                        "MMC_CAP_ERASE",
                        "MMC_CAP_1_8V_DDR",
                        "MMC_CAP_CMD23";
                vol_switch = <&gpio_ao GPIOAO_9 GPIO_ACTIVE_HIGH>;
                vol_switch_18 = <1>;
                f_min = <400000>;
                f_max = <100000000>;
        };
};

Alles anzeigen

befinden.

rell · 10. November 2023

~~Ich glaube, der Patch muss nachpackage_patches/CoreELEC/projects/Amlogic-ce/packages/linux/patches, ansonsten wird er nicht angewendet.~~

Vergiss es, das hast du ja geschrieben. Hab versehentlich CoreELEC/packages/linux/patches/ gelesen, das wäre nämlich falsch.

vdr_rossi · 10. November 2023

Habe nun ./build.sh -config CoreELEC-20-ng -patchonly ausgeführt.

Im Pfad ist der Patch vorhanden:

Code

rossi@ubuntu:/home/rossi/VDRSternELEC/CoreELEC/projects/Amlogic-ce/packages/linux/patches# ls hardkernel-odroid-n2-sdr104.patch
hardkernel-odroid-n2-sdr104.patch

Inhalt:

Diff

rossi@ubuntu:/home/rossi/VDRSternELEC/CoreELEC/projects/Amlogic-ce/packages/linux/patches# cat hardkernel-odroid-n2-sdr104.patch
diff -ru8bBw a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts
--- a/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts   2023-09-10 20:28:08.000000000 +0200
+++ b/arch/arm64/boot/dts/amlogic/g12b_a311d_w400.dts   2023-11-09 07:58:47.425538362 +0100
@@ -1338,22 +1338,36 @@
                caps2 = "MMC_CAP2_HS200", "MMC_CAP2_HS400";
                f_min = <400000>;
                f_max = <200000000>;
        };
 };

 &sd_emmc_b {
        status = "okay";
+       bus-width = <4>;
+       cap-sd-highspeed;
+       sd-uhs-sdr25;
+       sd-uhs-sdr50;
+       sd-uhs-sdr104;
+
        sd {
                caps = "MMC_CAP_4_BIT_DATA",
+                       "MMC_CAP_UHS_SDR25",
+                       "MMC_CAP_UHS_SDR50",
+                       "MMC_CAP_UHS_SDR104",
                         "MMC_CAP_MMC_HIGHSPEED",
-                        "MMC_CAP_SD_HIGHSPEED";
+                       "MMC_CAP_SD_HIGHSPEED",
+                       "MMC_CAP_ERASE",
+                       "MMC_CAP_1_8V_DDR",
+                       "MMC_CAP_CMD23";
+               vol_switch = <&gpio_ao GPIOAO_9 GPIO_ACTIVE_HIGH>;
+               vol_switch_18 = <1>;
                f_min = <400000>;
-               f_max = <50000000>;
+               f_max = <100000000>;
        };
 };

 &sd_emmc_a {
        status = "okay";
        sdio {
                caps = "MMC_CAP_4_BIT_DATA",
                         "MMC_CAP_MMC_HIGHSPEED",

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Auch hier liegt ein g12b_a311d_w400.dts

Code

rossi@ubuntu:/home/rossi/VDRSternELEC/CoreELEC/build.CoreELEC-Amlogic-ng.arm-20/build/linux-ab03043a776354e02be86d06007751f652680c00/arch/arm64/boot/dts/amlogic# ls g12b_a311d_w400.dts
g12b_a311d_w400.dts

mit diesem Inhalt:

Code

rossi@ubuntu:/home/rossi/VDRSternELEC/CoreELEC/build.CoreELEC-Amlogic-ng.arm-20/build/linux-ab03043a776354e02be86d06007751f652680c00/arch/arm64/boot/dts/amlogic# cat g12b_a311d_w400.dts
...
&sd_emmc_c {
        status = "okay";
        emmc {
                caps = "MMC_CAP_8_BIT_DATA",
                         "MMC_CAP_MMC_HIGHSPEED",
                         "MMC_CAP_SD_HIGHSPEED",
                         "MMC_CAP_NONREMOVABLE",
                        /* "MMC_CAP_1_8V_DDR", */
                         "MMC_CAP_HW_RESET",
                         "MMC_CAP_ERASE",
                         "MMC_CAP_CMD23",
                         "MMC_CAP_DRIVER_TYPE_A";
                caps2 = "MMC_CAP2_HS200", "MMC_CAP2_HS400";
                f_min = <400000>;
                f_max = <200000000>;
        };
};

&sd_emmc_b {
        status = "okay";
        bus-width = <4>;
        cap-sd-highspeed;
        sd-uhs-sdr25;
        sd-uhs-sdr50;
        sd-uhs-sdr104;

        sd {
                caps = "MMC_CAP_4_BIT_DATA",
                        "MMC_CAP_UHS_SDR25",
                        "MMC_CAP_UHS_SDR50",
                        "MMC_CAP_UHS_SDR104",
                         "MMC_CAP_MMC_HIGHSPEED",
                        "MMC_CAP_SD_HIGHSPEED",
                        "MMC_CAP_ERASE",
                        "MMC_CAP_1_8V_DDR",
                        "MMC_CAP_CMD23";
                vol_switch = <&gpio_ao GPIOAO_9 GPIO_ACTIVE_HIGH>;
                vol_switch_18 = <1>;
                f_min = <400000>;
                f_max = <100000000>;
        };
};

&sd_emmc_a {
        status = "okay";
        sdio {
                caps = "MMC_CAP_4_BIT_DATA",
                         "MMC_CAP_MMC_HIGHSPEED",
                         "MMC_CAP_SD_HIGHSPEED",
                         "MMC_CAP_NONREMOVABLE",
                         "MMC_CAP_UHS_SDR12",
                         "MMC_CAP_UHS_SDR25",
                         "MMC_CAP_UHS_SDR50",
                         "MMC_CAP_UHS_SDR104",
                         "MMC_PM_KEEP_POWER",
                         "MMC_CAP_SDIO_IRQ";
                f_min = <400000>;
                f_max = <200000000>;
        };
};

Alles anzeigen

Am Ende das erzeugte Image auf eMMC geflashed:

Code

root@ubuntu:/home/rossi/VDRSternELEC/CoreELEC/target# ls -l
total 3318468
drwxrwxr-x 3 rossi rossi      4096 Nov 10 16:01 addons
-rw-rw-r-- 1 rossi rossi 302071744 Nov 10 16:03 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Generic.img.gz
-rw-rw-r-- 1 rossi rossi       137 Nov 10 16:03 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Generic.img.gz.sha256
-rw-r--r-- 1 rossi rossi  17707008 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130.kernel
-rw-rw-r-- 1 rossi rossi 302427826 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-LaFrite.img.gz
-rw-rw-r-- 1 rossi rossi       137 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-LaFrite.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 303096515 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-LePotato.img.gz
-rw-rw-r-- 1 rossi rossi       138 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-LePotato.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 302678401 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_C4.img.gz
-rw-rw-r-- 1 rossi rossi       139 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_C4.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 302678793 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_HC4.img.gz
-rw-rw-r-- 1 rossi rossi       140 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_HC4.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 302701292 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_N2.img.gz
-rw-rw-r-- 1 rossi rossi       139 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_N2.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 302666457 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_N2L.img.gz
-rw-rw-r-- 1 rossi rossi       140 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Odroid_N2L.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 302743954 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Radxa_Zero2.img.gz
-rw-rw-r-- 1 rossi rossi       141 Nov 10 16:03 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Radxa_Zero2.img.gz.sha256
-rw-rw-r-- 1 rossi rossi 302727320 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Radxa_Zero.img.gz
-rw-rw-r-- 1 rossi rossi       140 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130-Radxa_Zero.img.gz.sha256
-rw-r--r-- 1 rossi rossi 312053760 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130.system
-rw-rw-r-- 1 rossi rossi 344463360 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130.tar
-rw-rw-r-- 1 rossi rossi       126 Nov 10 16:02 CoreELEC-Amlogic-ng.arm-20.3-Nexus_devel_20231110160130.tar.sha256

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Ergebnis bleibt:

Code

vdr1:~ # cat /sys/kernel/debug/sd/ios
clock:          50000000 Hz
actual clock:   50000000 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    2 (sd high-speed)
signal voltage: 0 (3.30 V)
driver type:    0 (driver type B)

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verdammt.

Zabrimus · 10. November 2023

Meine emmc wurde mal wieder neu geflasht mit einem frisch erstelltem Build. CoreELEC konfiguriert, ssh gestartet, eingeloggt, sd eingesteckt und geprüft.

Es sieht so aus, wie erwartet. Es hätte mich auch gewundert, wenn das Image und das Update-Tar unterschiedliche dtbs haben.

Reboot mit eingesteckter (verschiedenen) SD und auch da funktioniert es.

Eine SD wurde bei dir ja erkannt, aber die Werte stimmen nicht. Hast du noch andere SD, die du probieren kannst?

Ich verstehe es nicht. Kannst du die /flash/dtb.img irgendwie bereitstellen? Dann kann ich die decompilieren und schauen, ob alles drin ist.

Hat noch jemand anderes die Möglichkeit den Patch zu testen? Mir gehen die Ideen aus.

Edit:

Oder anders. Ich hänge die dtb an, von der ich weiß, das sie eigentlich funktionieren sollte.

Code

mount -o remount,rw /flash
cd /flash
mv dtb.img dtb.img.Backup
cp <Pfad zur neuen unzippten dtb> dtb.imb
reboot

dtb.img.zip

vdr_rossi · 11. November 2023

So, bin weiter gekommen.

Gut das ich einen zweiten Odroid N2+ zum testen habe. War jetzt so mutig und habe das oben erstellte Image auf meinem schon fast produktiv laufenden Odroid N2+ eingespielt. Dort steckt auch die schnelle 1TB microSD drin.

Ergebnis:

Code

vdr2:~ # cat /sys/kernel/debug/sd/ios
clock:          100000000 Hz
actual clock:   99999999 Hz
vdd:            21 (3.3 ~ 3.4 V)
bus mode:       2 (push-pull)
chip select:    0 (don't care)
power mode:     2 (on)
bus width:      2 (4 bits)
timing spec:    6 (sd uhs SDR104)
signal voltage: 1 (1.80 V)
driver type:    0 (driver type B)
vdr2:~ # dd if=/dev/zero of=/var/media/1TB_microSD/SpeedTest bs=1M count=100
100+0 records in
100+0 records out
104857600 bytes (100.0MB) copied, 3,958038 seconds, 25.3MB/s

Alles anzeigen

Das ist ein Grund zur Freude

Warum es auf meinem Test Odroid N2+, welcher - bis auf 64GB microSD SanDisk Extreme Pro -identisch ist, nicht klappt? Kann ja nur die microSD Karte sein...

Da schaue ich nochmal mit einer SanDisk Ultra Karte.

Danke für die Geduld! Meinetwegen kann der Patch übernommen werden.

Zabrimus · 11. November 2023

Zitat von vdr_rossi

Meinetwegen kann der Patch übernommen werden.

Ich bin mir immer noch unsicher, ob ich den Patch generell übernehmen soll und es in allen Lebenslagen funktioniert. Ich habe jetzt so 4 verschiedene SD probiert, die funktionieren. Dazu kommen noch deine. Also gibt es Hoffnung.

Ich werde mich dann mal dranmachen, den Patch nach N2+ zu schieben.

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